Carry-Logiknetzwerk

Das Carry-Logiknetzwerk ist eine kritische Unterkomponente eines Endaddierers (einer vollständigen binären Addierschaltung). Seine Hauptfunktion besteht darin, das Übertragsbit von einer Binärziffernposition (Bit) zur nächsten höherwertigen Position während der arithmetischen Addition zu erzeugen, zu verarbeiten und weiterzuleiten. Es bestimmt die Effizienz und Geschwindigkeit der gesamten Additionsoperation, indem es die Übertragskette optimiert, die oft der kritische Pfad für die Addiererleistung ist. Dieses Netzwerk implementiert Logik (z. B. unter Verwendung von UND-, ODER-Gattern bei Ripple-Carry oder komplexeren Look-Ahead-Schemata), um zu berechnen, ob eine gegebene Bitaddition einen Übertragsausgang erzeugt, basierend auf den Eingängen und einem etwaigen Übertragseingang vom vorherigen niedrigeren Bit. Das Netzwerk empfängt die Addenden- und Augendenbits für jede Position sowie einen eingehenden Übertrag von einer niedrigeren Stufe. Unter Verwendung einer vordefinierten Logikarchitektur (z. B. Ripple-Carry, Carry-Lookahead, Carry-Select) berechnet es zwei Schlüsselsignale: Generate (G) und Propagate (P). Das Generate-Signal zeigt an, dass das aktuelle Bitpaar unabhängig vom Übertragseingang einen Übertragsausgang erzeugt. Das Propagate-Signal zeigt an, dass das aktuelle Bitpaar einen eingehenden Übertrag durchlässt. Das Netzwerk verwendet dann diese G- und P-Signale, um den Übertragsausgang für die aktuelle Stufe zu berechnen und/oder Überträge für höhere Stufen parallel vorherzusehen, wodurch die Berechnungsverzögerung im Vergleich zum sequentiellen Durchreichen reduziert wird. Diese Komponente wird typischerweise auf Halbleiter (Silizium) mit Kupferverbindungen hergestellt. Sie arbeitet mit Standard-Logikpegeln für CMOS (1,8–3,3 V gemäß JEDEC JESD8), mit einer Ausbreitungsverzögerung von 0,5–2,0 ns, einem Stromverbrauch von 10–50 mW bei 100 MHz und einem Betriebstemperaturbereich von -40 bis 85 °C (Industriequalität, gemäß IEC 60068-2). Sie hat eine Eingangskapazität von 2–5 pF, einen Ausgangsstrom von 4–16 mA bei VDD=3,3 V und ist mit TTL-Pegeln kompatibel. Die Komponente ist in einem QFN-32-Gehäuse (JEDEC MO-220) mit 32 Pins erhältlich, mit ESD-Schutz von 2000–4000 V (HBM, gemäß JEDEC JS-001), Feuchtigkeitsempfindlichkeitsstufe von 1–3 (gemäß IPC/JEDEC J-STD-020) und einem Gewicht von 0,5–1,0 g. Diese Werte sind Referenzbereiche des Verzeichnisses und müssen für das spezifische Modell und die Anwendung mit dem rechtlichen Hersteller oder Lieferanten bestätigt werden.

Das Netzwerk empfängt die Addenden- und Augendenbits für jede Position sowie einen eingehenden Übertrag von einer niedrigeren Stufe. Unter Verwendung einer vordefinierten Logikarchitektur (z. B. Ripple-Carry, Carry-Lookahead, Carry-Select) berechnet es zwei Schlüsselsignale: Generate (G) und Propagate (P). Das Generate-Signal zeigt an, dass das aktuelle Bitpaar unabhängig vom Übertragseingang einen Übertragsausgang erzeugt. Das Propagate-Signal zeigt an, dass das aktuelle Bitpaar einen eingehenden Übertrag durchlässt. Das Netzwerk verwendet dann diese G- und P-Signale, um den Übertragsausgang für die aktuelle Stufe zu berechnen und/oder Überträge für höhere Stufen parallel vorherzusehen, wodurch die Berechnungsverzögerung im Vergleich zum sequentiellen Durchreichen reduziert wird.