Deserialisierer (Seriell-in Parallel-out)

Innerhalb eines Encoder/Decoder (ENDEC)-Systems ist der Deserialisierer (SIPO) eine kritische Komponente, die dafür verantwortlich ist, hochgeschwindigkeits serielle Daten, die über eine einzelne Leitung oder einen Kanal übertragen werden, zu empfangen und in mehrere parallele Datenleitungen zu rekonstruieren. Diese Umwandlung ermöglicht es langsameren parallelen Verarbeitungsschaltungen, Daten zu verarbeiten, die effizient in serieller Form übertragen wurden, und erleichtert die Datenwiederherstellung, Synchronisation und Verteilung an nachfolgende Verarbeitungsstufen in digitalen Kommunikations- und Computersystemen. Der Deserialisierer wird typischerweise als integrierter Schaltkreis auf Silizium implementiert, wobei Parameter seinen Betriebsbereich definieren. Beispielsweise reicht die Eingangsdatenrate pro Kanal von 0,1 bis 3,2 Gbps, während die parallele Ausgangsbreite von 8 bis 32 Bit konfigurierbar ist. Die Versorgungsspannung für Kern und I/O liegt zwischen 1,8 und 3,3 V, und der angegebene Betriebstemperaturbereich beträgt -40 bis 85 °C und muss für das konkrete Gerät bestätigt werden. IEC 60068-2-1 und IEC 60068-2-2 sind Prüfverfahren für Kälte bzw. Trockenwärme und legen diesen Bereich nicht fest. Die Leistungsaufnahme bei maximaler Datenrate beträgt typischerweise 0,5 bis 2,5 W. Das Gerät unterstützt LVCMOS/LVTTL-Logikpegel gemäß JESD8C.01 und bietet eine programmierbare Ausgangstreiberstärke von 4 bis 16 mA. Es ist in oberflächenmontierten Gehäusen wie QFN-32 und TQFP-48 gemäß JEDEC MS-026 erhältlich. Der ESD-Schutz ist mit ±2 bis ±4 kV (HBM) gemäß IEC 61000-4-2 bewertet, und die Latenz für die Seriell-zu-Parallel-Umwandlung beträgt 2 bis 8 ns. Diese Werte sind Referenzbereiche; tatsächliche Spezifikationen müssen mit dem Hersteller für das spezifische Modell und die Anwendung bestätigt werden. Der Deserialisierer ist ein Komponentenprodukt, das in digitalen Kommunikationssystemen verwendet wird, und seine Auswahl hängt von Systemanforderungen wie Datenrate, paralleler Breite und Leistungsbeschränkungen ab. Die Überprüfung der Einhaltung von Normen und Leistungsparametern ist vor der Integration unerlässlich.

Der Deserialisierer arbeitet, indem er ein Taktsignal, das oft aus dem eingehenden Datenstrom zurückgewonnen wird, verwendet, um den seriellen Eingang in präzisen Intervallen abzutasten. Diese abgetasteten Bits werden in ein internes Register geschoben. Sobald ein vollständiger Satz von Bits (z. B. 8, 16, 32) entsprechend der parallelen Wortbreite gesammelt ist, werden die Inhalte des Registers gleichzeitig auf den mehreren parallelen Ausgangsleitungen präsentiert. Steuerlogik verwaltet das Timing der Schiebe- und Parallelausgabeoperationen.