Strukturierte Fertigungsdaten · 2026

IC-Substrat

Auf Basis strukturierter CNFX-Herstellerprofile wird IC-Substrat im Bereich Herstellung von Computern, elektronischen und optischen Erzeugnissen anhand von Substratgröße (Länge × Breite) bis Lagenanzahl eingeordnet.

Technische Definition und Kernbaugruppe

Ein typisches IC-Substrat wird durch die Baugruppe aus Aufbauschichten und Mikrovias beschrieben. Für industrielle Anwendungen werden Materialauswahl, Fertigungsprozess und Prüfbarkeit gemeinsam bewertet.

Hochdichter Laminatträger, der Signale zwischen einem Halbleiter-Chip und der System-PCB leitet und die elektrische und mechanische Basis des Gehäuses bildet.

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Produktspezifikationen

Technische Details und Fertigungskontext für IC-Substrat

Technische Definition

Ein IC-Substrat ist der feinlinige Interposer in Chip-Gehäusen wie BGA, CSP, FC-CSP, SiP und PBGA. Es wird auf BT-Harz- oder ABF-Aufbauschichten aufgebaut und fächert den Mikro-Bump-Abstand des Chips auf das gröbere Ball-Raster des Motherboards auf, wobei impedanzkontrollierte Verdrahtung, Strom- und Masseebenen sowie lötzinnmaskendefinierte Pads integriert werden. Die Leiterbahnbreiten erreichen 10–25 µm, weit feiner als bei herkömmlichen PCBs, und Flachheit, Verzug und Kontrolle des Wärmeausdehnungskoeffizienten dominieren die Qualität. Die Substratversorgung ist ein anerkannter Engpass für die weltweite Kapazität fortschrittlicher Verpackungen. Dieser Verzeichniseintrag bietet Referenzdaten für Beschaffung und Verifizierung. Die Substratgröße reicht von 10 bis 50 mm pro Seite, mit Schichtzahlen von 2 bis 20. Die minimale Leiterbahnbreite und -abstand betragen 8 bis 15 µm. Die Dielektrizitätskonstante (Dk) liegt bei 3,0 bis 4,5, und der Verlustfaktor (Df) bei 0,002 bis 0,010. Der charakteristische Widerstand beträgt 50 Ω ±10%. Der Isolationswiderstand beträgt mindestens 1×10^9 Ω, und die Durchschlagspannung mindestens 500 V DC. Der Betriebstemperaturbereich liegt bei -40 bis 125 °C. Die Wärmeleitfähigkeit beträgt 0,3 bis 1,0 W/m·K, und der Wärmeausdehnungskoeffizient (CTE) 10 bis 16 ppm/°C. Die Feuchtigkeitsempfindlichkeitsstufe (MSL) beträgt 1 bis 3 gemäß IPC/JEDEC J-STD-020. Oberflächenbehandlungen umfassen ENIG, OSP und HASL. Das Gewicht reicht von 0,5 bis 5,0 g. Materialien umfassen BT-Harz-Kern, ABF-Aufbauschichten, elektrolytisch abgeschiedenes Kupfer mit ENEPIG-Oberfläche, fotoempfindliche Lötstoppmaske und Glasgewebeverstärkung. Relevante Normen umfassen IPC-6012 mit Substrat-Addenda, JEDEC-Gehäuseabmessungsnormen und IPC-TM-650-Testmethoden. Stellen Sie sicher, dass Sie modellspezifische Werte und Normen mit dem Hersteller oder Lieferanten verifizieren.

Funktionsprinzip

Der Chip wird durch Drahtbonden oder Flip-Chip-Bumps an den oberen Pads des Substrats befestigt; Aufbauschichten verteilen jedes Netz durch Mikrovias und feine Leiterbahnen zu den unteren Ball-Pads. Das Substrat übersetzt so die Chip-Geometrie in die Board-Geometrie und verwaltet gleichzeitig Signalintegrität, Stromversorgung und Wärmeverteilung.

Hauptmaterialien

Kern aus BT-Harz (Bismaleimid-Triazin), ABF-Aufbaulagen (Ajinomoto Build-up Film), Elektrolytisch abgeschiedenes Kupfer mit ENEPIG-Oberfläche, Fotostrukturierbarer Lötstopplack, Glasgewebeverstärkung

Technische Parameter

Parameter	Typischer Bereich	Hinweise & Auswahlkriterien
Substratgröße (Länge × Breite)	10–50 × 10–50 mm	Custom sizes available; larger sizes increase warpage risk.
Lagenanzahl	2–20 Schichten	Higher layer count enables more complex routing.
Minimale Leiterbahnbreite/ abstand	8–15 μm	Finer geometries require advanced lithography.
Dielektrizitätszahl (Dk)	3.0–4.5	Lower Dk improves signal speed.
Verlustfaktor (Df)	0.002–0.010	Lower Df reduces signal loss.
Wellenwiderstand	50 ±10% Ω	Controlled impedance for high-speed signals.
Isolationswiderstand	≥1×10^9 Ω	Minimum between adjacent conductors.
Durchschlagspannung	≥500 V DC	Ensures electrical isolation.
Betriebstemperaturbereich	-40–125 °C	Exceeding range may cause delamination.
Wärmeleitfähigkeit	0.3–1.0 W/m·K	Higher values improve heat dissipation.
Wärmeausdehnungskoeffizient (CTE)	10–16 ppm/°C	Mismatch with die causes stress.
Feuchtigkeitsempfindlichkeitsstufe (MSL)	1–3	Lower MSL requires stricter handling.IPC/JEDEC J-STD-020
Oberflächenbeschichtung	ENIG, OSP, HASL	ENIG for fine pitch; OSP for cost.
Gewicht	0.5–5.0 g	Depends on size and layer count.

Die Bereiche sind branchenübliche Richtwerte zur Angebotsvorbereitung und keine Zusage des Lieferanten. Bestätigen Sie jeden Wert und jede Norm vor der Bestellung beim rechtlichen Hersteller.

Komponenten / BOM

Aufbauschichten
Verteilen Sie jedes Netz zwischen den Die-Pads und den Ball-Pads neu.
Mikrovias
Verbinden Sie benachbarte Aufbauschichten.
Leiterbahnen
Feine Leiter, die die Netze über das Substrat führen.
Obere Pads
Empfangen Sie die Drahtbonds oder Flip-Chip-Bumps vom Die.
Kugelauflagen
Unterseitige Pads, die das Gehäuse mit der Systemplatine verbinden.

Anwendung und Auswahl

Eignung und Auslegungsdaten

Betriebsgrenzen

line space:	typisch 10-25 µm
layer builds:	1+2+1 bis 5+2+5 und darüber
package types:	BGA, CSP, FC-CSP, SiP, PBGA
qualification:	JEDEC-Zuverlässigkeit plus IPC-6012 Substrat-Ergänzungen
Oberflächenbehandlung:	ENEPIG, OSP auf ausgewählten Pads

Risiken, Wartung und Normen

Zuverlässigkeits- und Risikoanalyse

Ausfallmodus und Ursache

Offene Lötstellen durch Verzug

Ursache: CTE-Fehlanpassung zwischen Chip, Substrat und Leiterplatte verbiegt das Bauteil beim Reflow, sodass Eckkugeln abheben oder brücken.

Delamination der Mikrovias

Ursache: In den Aufbaulagen aufgenommene Feuchtigkeit verdampft bei der Montage und reißt Laservias mit unzureichender Kupferabscheidequalität auf.

Beschaffungscheckliste

Keine Kundenbewertung und keine Echtzeitdaten. Prüfen Sie diese Unterlagen vor einer Bestellung.

Technische Dokumentation

Aktuelle Zeichnungen, Revisionsstand und Spezifikationsblatt anfordern.

Fertigungsfähigkeit

Anlagen, Prozessgrenzen und nachvollziehbare Fertigungsbelege prüfen.

Prüfbarkeit

Prüfmethoden, Messmittel und rückverfolgbare Prüfberichte bestätigen.

Lieferantentransparenz

Rechtsträger, Standort, Zertifikatsumfang und direkte Kontakte prüfen.

Die Kriterien dienen als Orientierung für technische Einkaufsprüfungen. Konkrete Kunden, Länder, Bewertungsdaten oder Live-Nachfragen werden nur angezeigt, wenn entsprechende belastbare Daten vorliegen.

Hersteller von IC-Substrat

10 Unternehmen führen dieses Produkt in ihrem eigenen Sortiment. Die Unternehmensangaben stammen von der jeweils eigenen Website; jede Karte nennt die Grundlage der Zuordnung.

Shenzhen Fastprint Circuit Tech Co., Ltd.

Shenzhen · CN

Gegründet 1993

Fertigt außerdem: Flexible Printed Circuit (FPC)、Semiconductor Test Board、Probe Card

Eigenangabe des Unternehmens · Profil von CNFX aus öffentlichen Quellen zusammengestellt

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Shengyi Technology Co., Ltd.

Dongguan · CN

CQCBSIJETVDE+1

Fertigt außerdem: Multilayer PCB

Eigenangabe des Unternehmens · Profil von CNFX aus öffentlichen Quellen zusammengestellt

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Avary Holding (Shenzhen) Co., Ltd.

· CN