Taktrückgewinnungsschaltung

Die Taktrückgewinnungsschaltung (CDR) ist eine Komponente in Hochgeschwindigkeits-Serielkommunikationssystemen, insbesondere in Analog-Digital-Wandlern (ADCs) und Deserialisierern. Ihre Hauptfunktion besteht darin, ein stabiles, synchronisiertes Taktsignal direkt aus dem eingehenden seriellen Datenstrom zu erzeugen. Dieser zurückgewonnene Takt ist entscheidend für die genaue Abtastung der Datenbits zum optimalen Zeitpunkt, wobei Timing-Jitter, Frequenzdrift und Phasenversatz zwischen Sender und Empfänger kompensiert werden. Dadurch wird eine zuverlässige Datenübertragung und -umwandlung gewährleistet. Die Schaltung verwendet typischerweise eine Phasenregelschleife (PLL) oder eine Verzögerungsregelschleife (DLL). Sie vergleicht die Phase der eingehenden Datenflanken mit der Phase eines lokal erzeugten Takts von einem spannungsgesteuerten Oszillator (VCO). Ein Phasendetektor erzeugt ein Fehlersignal proportional zur Phasendifferenz. Dieses Fehlersignal wird gefiltert und verwendet, um die Frequenz/Phase des VCO anzupassen und ihn auf die mittlere Frequenz und Phase des eingehenden Datenstroms zu sperren. Nach dem Sperren wird der zurückgewonnene Takt verwendet, um die Abtastung der Datenbits im nachfolgenden Datenpfad auszulösen. Die CDR unterstützt Datenraten von 0,1 bis 12,5 Gbps, arbeitet mit einer einzelnen Versorgungsspannung von 1,8–3,3 V und verbraucht 50–150 mW bei maximaler Datenrate. Die Jitter-Toleranz beträgt 0,5–1,0 UI Spitze-Spitze bei einer Bitfehlerrate (BER) von 1e-12, die Sperrzeit liegt zwischen 0,1 und 10 ms, und der Betriebstemperaturbereich beträgt -40 bis 85 °C. Die Eingangsempfindlichkeit beträgt 50–200 mV differenziell Spitze-Spitze, und der Ausgangshub beträgt 400–800 mV differenziell, wählbar. Das Gerät ist in einem 4x4 mm QFN-32-Gehäuse erhältlich, RoHS-konform, und hat eine ESD-Bewertung von ±2 kV (HBM) gemäß IEC 61000-4-2. Zu den Materialien gehören Siliziumsubstrat, Kupferverbindungen und dielektrische Isolierung. Diese Spezifikationen sind Referenzbereiche; überprüfen Sie modellspezifische Werte mit dem Hersteller.

Die CDR-Schaltung verwendet eine Phasenregelschleife (PLL) oder eine Verzögerungsregelschleife (DLL), um einen Takt aus dem Datenstrom zurückzugewinnen. Ein Phasendetektor vergleicht die Phase der eingehenden Datenflanken mit einem lokal erzeugten Takt von einem spannungsgesteuerten Oszillator (VCO). Das resultierende Fehlersignal wird gefiltert und an den VCO angelegt, der seine Frequenz und Phase anpasst, um sie an die mittlere Frequenz und Phase der eingehenden Daten anzupassen. Nach dem Sperren wird der zurückgewonnene Takt verwendet, um die Datenbits zum optimalen Zeitpunkt abzutasten, wodurch eine genaue Datenwiederherstellung gewährleistet wird.