Clock Data Recovery (CDR) Schaltung

Eine Clock Data Recovery (CDR) Schaltung ist eine Komponente, die in Hochgeschwindigkeits-Serielkommunikationssystemen verwendet wird. Sie ist typischerweise in einen Protocol-PHY-Chip (Physical Layer) integriert, wo sie die kritische Funktion übernimmt, das in eingehenden seriellen Datenströmen eingebettete Taktsignal wiederherzustellen. In vielen seriellen Verbindungen werden Daten ohne separate Taktleitung übertragen; stattdessen ist der Takt in den Datenübergängen codiert. Die CDR-Schaltung analysiert diese Übergänge, um einen lokalen Takt zu erzeugen, der phasengleich mit den eingehenden Daten ist. Dieser wiederhergestellte Takt wird dann verwendet, um die Daten am optimalen Punkt der Bitperiode abzutasten, wodurch eine genaue Datenwiederherstellung und Synchronisation zwischen Sender und Empfänger gewährleistet wird. Die Schaltung arbeitet über einen Datenratenbereich von 1 bis 12,5 Gbit/s und unterstützt gängige serielle Standards. Sie benötigt eine Versorgungsspannung von 1,8 bis 3,3 V, mit einer Leistungsaufnahme von 50 bis 250 mW, abhängig von Datenrate und Prozesstechnologie. Zu den wichtigsten Leistungsparametern gehören Jitter-Toleranz von 0,5 bis 1,0 UI bei einer Bitfehlerrate (BER) von weniger als 1e-12, Jitter-Erzeugung von 0,1 bis 0,3 UI rms (Spitze-Spitze kleiner als 0,6 UI) und Erfassungszeit nach dem Einschalten von 1 bis 10 ms. Die Schaltung ist für den industriellen Betrieb über einen Temperaturbereich von -40 bis 85 °C ausgelegt. Sie verfügt über differentiellen Eingang mit einer Empfindlichkeit von 10 bis 50 mV und programmierbaren differentiellen Ausgangshub von 200 bis 800 mV. Der Eingangsfrequenzbereich ist kontinuierlich von 0,1 bis 12,5 GHz. Das Gerät ist in einem QFN-32-Gehäuse erhältlich, andere Gehäuse auf Anfrage. Es hat eine ESD-Bewertung von 2 bis 4 kV (HBM) gemäß IEC 61000-4-2. Die CDR-Schaltung wird auf einem Silizium-Halbleitersubstrat hergestellt. Diese Spezifikationen sind Verzeichnis-Referenzbereiche; tatsächliche Werte müssen mit dem rechtlichen Hersteller für das spezifische Modell und die Anwendung bestätigt werden.

Die CDR-Schaltung arbeitet, indem sie Übergänge im eingehenden Datenstrom analysiert. Sie verwendet typischerweise eine Phasenregelschleife (PLL) oder eine Verzögerungsregelschleife (DLL), um ein lokales Taktsignal zu erzeugen. Die Schaltung erkennt Datenflanken und vergleicht deren Phase mit dem lokalen Takt. Jede Phasendifferenz wird verwendet, um die Frequenz und Phase des lokalen Oszillators anzupassen und ihn mit den eingehenden Daten auszurichten. Sobald sie verriegelt ist, wird der wiederhergestellte Takt verwendet, um die Daten in der Mitte jeder Bitperiode abzutasten, wodurch Bitfehler minimiert werden. Die Schaltung überwacht kontinuierlich den Datenstrom, um die Synchronisation aufrechtzuerhalten, auch während langer Folgen identischer Bits, unter Verwendung von Techniken wie Frequenzverfolgung und Überwachung der Datenübergangsdichte.