Clock Data Recovery Unit

Die Clock Data Recovery Unit ist eine kritische Komponente in Daten-Serializer/Deserializer-Systemen (SerDes). Ihre Hauptfunktion besteht darin, ein stabiles, jitterarmes Taktsignal direkt aus dem eingehenden seriellen Datenstrom zurückzugewinnen, dem eine separate Taktleitung fehlt. Dieser zurückgewonnene Takt wird dann verwendet, um die Daten am optimalen Punkt jeder Bitperiode abzutasten, wodurch eine genaue Datenrekonstruktion und Synchronisation zwischen Sender und Empfänger gewährleistet wird. Die Einheit arbeitet über einen Datenratenbereich von 1–12,5 Gbit/s und unterstützt gängige serielle Standards; ein Betrieb außerhalb dieses Bereichs kann zu Bitfehlern führen. Sie benötigt eine Versorgungsspannung von 1,8 V ±10 % und verbraucht 50–150 mW, wobei ein geringerer Stromverbrauch für tragbare Geräte vorteilhaft ist. Die Jittertoleranz beträgt 0,6 UI bei einer Bitfehlerrate von 1e-12 gemäß ITU-T G.825 und gewährleistet eine zuverlässige Datenrückgewinnung unter verrauschten Bedingungen. Der Betriebstemperaturbereich liegt bei -40 bis +85 °C, geeignet für industrielle Anwendungen, mit einem breiteren Bereich für Automobilanwendungen. Die Eingangsempfindlichkeit beträgt 50–200 mVpp, die Verriegelungszeit 1–10 ms, was für den Burst-Modus schneller ist. Der Ausgangstaktjitter beträgt ≤1 ps RMS, was für die Integrität von Hochgeschwindigkeitsdaten entscheidend ist. Die Einheit ist in QFN-32- und BGA-48-Gehäusen gemäß JEDEC MS-026 erhältlich und bietet einen ESD-Schutz von ±2 kV HBM gemäß IEC 61000-4-2. Die Eingangsimpedanz beträgt 50 Ω ±10 %, und der Ausgangslogikpegel ist CML bei 400 mVpp, kompatibel mit gängigen SerDes-Schnittstellen. Die Prozesstechnologie ist 28-nm-CMOS, was geringeren Stromverbrauch und höhere Geschwindigkeit bietet. Die Einheit wird auf einem Silizium-Halbleitersubstrat hergestellt. Für spezifische Anwendungen verifizieren Sie modellspezifische Werte und Normen mit dem rechtlichen Hersteller oder Lieferanten.

Sie arbeitet mit einer Phasenregelschleife (PLL) oder einer Verzögerungsregelschleife (DLL). Die Schaltung vergleicht die Phase eines spannungsgesteuerten Oszillators (VCO) mit Übergängen im eingehenden Datenstrom. Ein Phasendetektor erzeugt ein Fehlersignal proportional zur Phasendifferenz. Dieses Fehlersignal wird gefiltert und verwendet, um die Frequenz und Phase des VCO anzupassen, bis er auf die Datenrate einrastet, wodurch ein sauberes Taktsignal synchron zu den eingehenden Daten regeneriert wird.