Clock Recovery Unit

Die Clock Recovery Unit ist eine kritische Komponente innerhalb der PHY-Schnittstelle (Physical Layer), die den internen Takt des Empfängers mit dem Takt des Senders synchronisiert, indem sie die Übergänge des eingehenden Datensignals analysiert. Sie gewährleistet eine genaue Datenabtastung und -wiederherstellung, indem sie Timing-Schwankungen, Jitter und Phasenunterschiede zwischen gesendeten und empfangenen Signalen kompensiert. Diese Einheit wird typischerweise mit einer Phasenregelschleife (PLL) oder einer Delay-Locked-Loop-Architektur (DLL) implementiert. Sie erkennt Übergänge im eingehenden Datenstrom, vergleicht die Phasendifferenz mit einem lokalen Oszillator und erzeugt ein synchronisiertes Taktsignal, das mit den Timing-Eigenschaften der Daten für eine präzise Abtastung übereinstimmt. Die Einheit unterstützt Eingangsdatenraten von 1 bis 40 Gbit/s und liefert eine Ausgangstaktfrequenz, die der Datenrate entspricht. Sie bietet eine Jitter-Toleranz von 0,6 bis 1,0 UI und eine Jitter-Erzeugung von ≤0,1 UI Spitze-Spitze bei einer Bitfehlerrate von 10^12. Die Versorgungsspannungsoptionen reichen von 1,8 bis 3,3 V, mit einer Leistungsaufnahme zwischen 0,5 und 2,5 W, abhängig von Datenrate und Funktionen. Der Betriebstemperaturbereich beträgt -40 bis 85 °C für Industriequalität. Die Eingangsempfindlichkeit beträgt 10 bis 100 mV minimale Differenzhub. Die Verriegelungszeit von Einschalten bis zum stabilen Takt beträgt ≤10 ms. Die Einheit ist in oberflächenmontierten Gehäusen von QFN-32 bis QFN-48 erhältlich, RoHS-konform. Die ESD-Bewertung beträgt ≥2 kV (HBM-Modell) gemäß IEC 61000-4-2. Zu den Materialien gehören Silizium-Halbleitersubstrat, Kupfer-Verbindungen und dielektrische Isolierung. Diese Spezifikationen sind Referenzbereiche des Verzeichnisses; bestätigen Sie modellspezifische Werte mit dem Hersteller.

Die Clock Recovery Unit erkennt zunächst Übergänge im eingehenden Datenstrom. Dann vergleicht sie die Phase dieser Übergänge mit einem lokalen Oszillator unter Verwendung einer Phasenregelschleife (PLL) oder einer Delay-Locked-Loop (DLL). Die Schleife passt Frequenz und Phase des Oszillators an, um sie mit dem Timing der Daten auszurichten, und erzeugt ein wiederhergestelltes Taktsignal. Dieser Takt wird verwendet, um die Daten genau abzutasten und Jitter sowie Phasenunterschiede zu kompensieren. Die Einheit verriegelt innerhalb von 10 ms und bleibt über den angegebenen Datenratenbereich synchron.