Technische Definition
In einem Serializer/Deserializer (SerDes)-System ist der Empfänger (RX) die kritische Komponente, die ein Hochgeschwindigkeits-Serieldatensignal von einem Übertragungsmedium (wie einem Kabel oder einer Backplane) akzeptiert. Seine Hauptfunktion besteht darin, das in den eingehenden Daten eingebettete Taktsignal wiederherzustellen, den Datenstrom genau abzutasten, ihn zu deserialisieren (von einem seriellen Bitstrom zurück in parallele Datenwörter umzuwandeln) und oft Signalaufbereitung, Entzerrung und Fehlererkennung/-korrektur durchzuführen, um Signalverschlechterungen während der Übertragung zu kompensieren. Der Empfänger ist typischerweise als integrierte Schaltung (IC) auf Silizium implementiert und über parallele Datenausgänge sowie Steuer-/Statussignale mit dem Host-System (z. B. FPGA, ASIC oder Prozessor) verbunden. Wichtige Parameter, die seine Leistung definieren, umfassen: Datenrate pro Lane (Bereich 1 bis 28 Gbps), Anzahl der Lanes (1 bis 8), Eingangsempfindlichkeit (minimale Differenzsignal-Amplitude für zuverlässige Erkennung, 10 bis 100 mV), Ausgangsspannung (kompatibel mit CMOS- oder LVCMOS-Logikpegeln, 0,8 bis 1,2 V), Versorgungsspannung (Kern und I/O, 1,8 bis 3,3 V mit Toleranz ±5%), Leistungsaufnahme (0,5 bis 2,5 W, abhängig von Datenrate und Lane-Anzahl), Betriebstemperatur (-40 bis 85 °C, Industriequalität, erweiterter Bereich verfügbar), Lagertemperatur (-55 bis 125 °C), relative Luftfeuchtigkeit (5 bis 95%, nicht kondensierend), ESD-Toleranz (2 bis 4 kV, HBM-Modell, gemäß IEC 61000-4-2), Gehäusetyp (QFN-32 bis QFN-64), Gehäusegröße (5×5 bis 9×9 mm Körpergröße, ohne Anschlüsse) und Gewicht (0,5 bis 2,0 g ungefähr, abhängig vom Gehäuse). Diese Werte sind Referenzbereiche des Verzeichnisses und müssen für das tatsächliche Modell und die Anwendung mit dem rechtlichen Hersteller oder Lieferanten bestätigt werden. Der Empfänger ist für die Aufrechterhaltung der Signalintegrität in Hochgeschwindigkeits-Datenverbindungen unerlässlich, und sein Design muss Kanalmerkmale und Systemanforderungen berücksichtigen.
Funktionsprinzip
Der Empfänger arbeitet, indem er zunächst eine Takt- und Datenrückgewinnungsschaltung (CDR) verwendet, um die Timing-Informationen aus dem eingehenden seriellen Datenstrom zu extrahieren. Dieser wiederhergestellte Takt wird verwendet, um die Daten am optimalen Punkt jeder Bitperiode abzutasten. Ein analoger Front-End, der einen kontinuierlichen linearen Entzerrer (CTLE) oder einen Entscheidungsrückkopplungs-Entzerrer (DFE) enthalten kann, kompensiert Kanalverluste und Intersymbolinterferenz (ISI). Die abgetasteten Daten werden dann durch einen Deserializer (ein Schieberegister mit seriellem Eingang und parallelem Ausgang) geleitet, um den Hochgeschwindigkeits-Serielstrom in langsamere parallele Daten für die Verarbeitung durch das Host-System (z. B. FPGA, ASIC oder Prozessor) umzuwandeln.
