Technische Definition
Innerhalb eines Protocol-PHY-Chips (Physical Layer) ist der SerDes eine kritische Komponente, die für die Hochgeschwindigkeits-Serialisierung und Deserialisierung von Daten verantwortlich ist. Er bildet die Schnittstelle zwischen den internen parallelen Datenbussen des Chips und den externen seriellen Kommunikationskanälen und ermöglicht eine effiziente Datenübertragung über Kabel oder Backplanes mit Multi-Gigabit-Raten, während er Signalintegrität, Taktrückgewinnung und protokollspezifische Kodierungs-/Dekodierungsschemata (z. B. PCIe, Ethernet, SATA) verwaltet. Der SerDes ist eine Halbleiterkomponente, die typischerweise auf Silizium basiert. Er wird durch Parameter wie Datenrate pro Lane (1–28 Gbps), Anzahl der Lanes (1–16), Versorgungsspannung (1,8–3,3 V), Leistungsaufnahme (0,5–2,5 W), Betriebstemperatur (-40–85 °C), Gehäusetyp (QFN-48 bis BGA-256), Jitter (0,5–2,0 ps RMS), Bitfehlerrate (1e-15 bis 1e-12), Eingangs-/Ausgangslogikpegel (1,2–3,3 V), ESD-Schutz (2–8 kV HBM, gemäß IEC 61000-4-2), Gehäusegröße (7×7 bis 15×15 mm) und Betriebsfeuchtigkeit (10–90 % RH, nicht kondensierend) charakterisiert. Diese Werte sind Referenzbereiche des Verzeichnisses und müssen für das spezifische Modell und die Anwendung bestätigt werden. Der SerDes wird in Netzwerkausrüstung, Rechenzentren und Hochgeschwindigkeitsschnittstellen eingesetzt. Bei der Auswahl eines SerDes müssen Ingenieure die erforderliche Datenrate, Anzahl der Lanes, Leistungsbudget, Signalintegrität und Umgebungsbedingungen berücksichtigen. Verifizierungsfragen umfassen die Prüfung der genauen elektrischen Spezifikationen, der thermischen Leistung und der Einhaltung relevanter Normen. Wartungssignale umfassen die Überwachung von Bitfehlerrate, Jitter und Temperatur. Fehlergrenzen umfassen das Überschreiten der maximalen Datenrate, Spannung oder Temperatur, was zu Datenkorruption oder dauerhaften Schäden führen kann. Bestätigen Sie immer modellspezifische Werte und Normen mit dem Hersteller oder Lieferanten.
Funktionsprinzip
Der SerDes funktioniert, indem er breite parallele Datenwörter vom digitalen Kern des PHY-Chips nimmt, sie mit einem Parallel-Seriell-Wandler und einem hochfrequenten Sendetakt in einen einzigen Hochgeschwindigkeits-Bitstrom serialisiert. Dieser Strom wird über ein Differenzpaar übertragen. Auf der Empfängerseite gewinnt er den Takt aus dem eingehenden seriellen Strom mit einer Takt- und Datenrückgewinnungsschaltung (CDR) zurück und deserialisiert dann den Bitstrom mit einem Seriell-Parallel-Wandler zurück in parallele Daten, wobei er ihn an die lokale Taktdomäne für die Verarbeitung durch den PHY-Chip anpasst.
